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ASICの設計フローの確認

毎年4月1日頃の恒例行事となっている「ASICの設計フローの確認」があります。

現在の職場に赴任してから、東京大学のVDECが窓口となっているLSIの試作サービスを利用
しています。0.18umのロームプロセスが比較的お手軽な試作代金なので、過去に数回利用して
います。ASICの設計ツールの利用は教育機関なので無料ですが、過去のバージョンがVDEC側の
ライセンスの切り替え日以降、一切使えなくなる問題があります。切り替え日は毎年、年度末です。
過去には、SOC Encounter6が切り捨てられたので、7に対応したがしばらくしてまた切り捨てられたり、
最近はレイアウトツールのIC5のライセンス終了が予告されたので、結構な時間を割いてIC6対応などが
ありました。私が使用している「ASICの設計フロー」は、利用者が私一人しかいない、ある意味贅沢な?
CadenceベースのASIC設計ツールを組み合わせで、赴任してから一人で一から確立しました。

本日4/1は、直近に試作した0.18umのロームプロセス用のASICの設計フローが、ライセンス切り替え後も
動作するかを確認しました。結果として全て動作しており、ホッとしています。
ライセンスの切り替え後に一部動作しないことが判明すれば、動作するように設計フローの
再構築を行わなければなりません。


今回の確認作業は以下の7手順です。

確認手順1
まず開発マシンのCentOS4の環境を # yum -y update でカーネルやライブラリ等を最新に。

確認手順2
直近に試作した設計データのtar玉を解凍。今回は2010年10月の試作データを利用。

確認手順3
Verilogで記載したネットリストを、論理合成ツール(Synopsys Design Compiler)で論理合成できるか、
またその品質を再確認。

確認手順4
論理合成後のゲートレベルネットリストを、配置配線ツール(Cadence SOC Encounter 8)で配置配線し
GDSII出力。もちろんレイアウトのバイオレーションの有無等も再確認します。

SOC Encounterの動作画面(全体)

SOC Encounterの動作画面(左下拡大)

確認手順5
GDSIIデータをレイアウトツール(Cadence IC614)で確認たテープアウト用に座標系を変換し
各種ASIC用のライブラリをマージ後、テープアウト用のGDSIIを出力します。

IC614の動作画面(全体)


確認手順6
テープアウト用のGDSIIを物理検証ツール(Mentor Calibre)でデザインルールチェック(DRC)します。

確認作業7
静的タイミング解析、電力解析ツール等の動作を確認し、個人的に作成した各種ポイントツールも
確認します。


本人の備忘録として、今回の確認作業で利用した計算機環境と、ASICの設計ツールのバージョンを
以下に示します。計算機環境は2006年に自作したAMD Socket939のAthlon 64 X2 4200+。
今となっては骨董品ですが、5年もトラブルなく動いています。

- OS CentOS 4.8 i386
- Kernel 2.6.9-100.EL

- M/B: ASRock 939SLI32-eSATA2 BIOS P1.40
- ChipSet ULi M1695+M1697
- CPU: AMD Athlon(tm) 64 X2 4200+ stepping 01 speed 2.20GHz
- Memory: DDR1 333MHz 4096MB
- HDD: HGST HDT722525DLAT80, 250GB UATA133 DISK

- Synopsys Design compiler Version: C-2009.06
- Cadence First Encounter Version v08.10-s207_1 (32bit)
- Synopsys Power compiler Version: A-2007.12-SP3
- Cadence IC (Virtuoso) Version: IC6.1.4.500.4
- Mentor Calibre Version: v2010.2_13.12

- Perl Version: v5.8.5 built for i386-linux-thread-multi


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